DDR3 SDRAM использует двойную архитектуру тарифа данных для того чтобы достигнуть высокоскоростной деятельности. Двойная архитектура тарифа данных
архитектура 8n-prefetch с интерфейсом конструированным для возвращения 2 слов данных в такт на штыри I/O.
Одиночное чтение или написать деятельность для DDR3 SDRAM эффектно состоит из одиночного 8n-bit-wide, передачи данных цикла 4-часов
на внутренних ядре и 8 ДРАХМЫ соответствуя n бит шириной с, передачи данных одного - половина - такта на штырях I/O.
дифференциальный строб данных (DQS, DQS#) передан внешне, вместе с данными, для пользы в сборе данных на входном сигнале DDR3 SDRAM
приемник. DQS центр-выровняно с данными для WRITEs.